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目錄

第1章半導體器件

1.1N型半導體和P型半導體

1.2PN結二極管

1.2.1PN結自建電壓

1.2.2理想PN結二極管方程

1.3雙極型晶體管

1.4金屬氧化物半導體場效應晶體管

1.4.1線性模型

1.4.2非線性模型

1.4.3閾值電壓

1.4.4襯底偏置效應

1.4.5亞閾值電流

1.4.6亞閾值理想因子的推導

1.5CMOS器件面臨的挑戰

1.6結型場效應晶體管

1.7肖特基勢壘柵場效應晶體管

1.8高電子遷移率晶體管

1.9無結場效應晶體管

1.9.1圓柱體全包圍柵無結場效應晶體管突變耗盡層近似器件模型

1.9.2圓柱體全包圍柵無結場效應晶體管完整器件模型

1.9.3無結場效應晶體管器件制作

1.10量子阱場效應晶體管

1.11小結

參考文獻

第2章集成電路制造工藝發展趨勢

2.1引

2.2橫向微縮所推動的工藝發展趨勢

2.2.1光刻技術

2.2.2溝槽填充技術

2.2.3互連層RC延遲的降低

2.3縱向微縮所推動的工藝發展趨勢

2.3.1等效柵氧厚度的微縮

2.3.2源漏工程

2.3.3自對準硅化物工藝

2.4彌補幾何微縮的等效擴充

2.4.1高k金屬柵

2.4.2載流子遷移率提高技術

2.5展望

參考文獻

第3章CMOS邏輯電路及存儲器制造流程

3.1邏輯技術及工藝流程

3.1.1引

3.1.2CMOS工藝流程

3.1.3適用于高k柵介質和金屬柵的柵形成或置換金屬柵

CMOS工藝流程

3.1.4CMOS與鰭式MOSFET(FinFET

3.2存儲器技術和制造工藝

3.2.1概述

3.2.2DRAM和eDRAM

3.2.3閃存

3.2.4FeRAM

3.2.5PCRAM

3.2.6RRAM

3.2.7MRAM

3.2.83D NAND

3.2.9CMOS圖像傳感器

3.3無結場效應晶體管器件結構與工藝

參考文獻

第4章電介質薄膜沉積工藝

4.1前

4.2氧化膜/氮化膜工藝

4.3柵極電介質薄膜

4.3.1柵極氧化介電層氮氧化硅(SiOxNy

4.3.2高k柵極介質

4.4半導體絕緣介質的填充

4.4.1高密度等離子體化學氣相沉積工藝

4.4.2O3TEOS的亞常壓化學氣相沉積工藝

4.5超低介電常數薄膜

4.5.1前

4.5.2RC delay對器件運算速度的影響

4.5.3k為2.7~3.0的低介電常數材料

4.5.4k為2.5的超低介電常數材料

4.5.5刻蝕停止層與銅阻擋層介電常數材料

參考文獻

第5章應力工程

5.1簡介

5.2源漏區嵌入技術

5.2.1嵌入式鍺硅工藝

5.2.2嵌入式碳硅工藝

5.3應力記憶技術

5.3.1SMT技術的分類

5.3.2SMT的工藝流程

5.3.3SMT氮化硅工藝介紹及其發展

5.4雙極應力刻蝕阻擋層

5.5應力效應提升技術

參考文獻

第6章金屬薄膜沉積工藝及金屬化

6.1金屬柵

6.1.1金屬柵極的使用

6.1.2金屬柵材料性能的要求

6.2自對準硅化物

6.2.1預清潔處理

6.2.2鎳鉑合金沉積

6.2.3蓋帽層TiN沉積

6.3接觸窗薄膜工藝

6.3.1前

6.3.2主要的問題

6.3.3前處理工藝

6.3.4PVD Ti

6.3.5TiN制程

6.3.6W plug制程

6.4金屬互連

6.4.1前

6.4.2預清潔工藝

6.4.3阻擋層

6.4.4種子層

6.4.5銅化學電

6.4.6洗邊和退火

6.5小結

參考文獻

第7章光刻技術

7.1光刻技術簡介

7.1.1光刻技術發展歷史

7.1.2光刻的基本方法

7.1.3其他圖像傳遞方法

7.2光刻的系統參數

7.2.1波長、數值孔徑、像空間介質折射率

7.2.2光刻分辨率的表示

7.3光刻工藝流程

7.4光刻工藝窗口以及圖形完整性評價方法

7.4.1曝光能量寬裕度, 歸一化圖像對數斜率(NILS

7.4.2對焦深度(找平方法

7.4.3掩膜版誤差因子

7.4.4線寬均勻性

7.4.5光刻膠形貌

7.4.6對準、套刻精度

7.4.7缺陷的檢測、分類、原理以及排除方法

7.5相干和部分相干成像

7.5.1光刻成像模型，調制傳遞函數

7.5.2點擴散函數

7.5.3偏振效應

7.5.4掩膜版三維尺寸效應

7.6光刻設備和材料

7.6.1光刻機原理介紹

7.6.2光學像差及其對光刻工藝窗口的影響

7.6.3光刻膠配制原理

7.6.4掩膜版制作介紹

7.7與分辨率相關工藝窗口增強方法

7.7.1離軸照明

7.7.2相移掩膜版

7.7.3亞衍射散射條

7.7.4光學鄰近效應修正

7.7.5二重圖形技術

7.7.6浸沒式光刻

7.7.7極紫外光刻

參考文獻

第8章干法刻

8.1引

8.1.1等離子刻

8.1.2干法刻蝕機的發展

8.1.3干法刻蝕的度量

8.2干法刻蝕建模

8.2.1基本原理模擬

8.2.2經驗模型

8.3先進的干法刻蝕反應器

8.3.1泛林半導體

8.3.2東京電子

8.3.3應用材料

8.4干法刻蝕應用

8.4.1淺槽隔離(STI)刻

8.4.2多晶硅柵刻

8.4.3柵側墻刻

8.4.4鎢接觸孔刻

8.4.5銅通孔刻

8.4.6電介質溝槽刻

8.4.7鋁墊刻

8.4.8灰化

8.4.9新近出現的刻

8.5先進的刻蝕工藝控制

參考文獻

第9章集成電路制造中的污染和清洗技術

9.1IC 制造過程中的污染源

9.2IC污染對器件的影響

9.3晶片的濕法處理概述

9.3.1晶片濕法處理的要求

9.3.2晶片濕法處理的機理

9.3.3晶片濕法處理的范圍

9.4晶片表面顆粒去除方法

9.4.1顆粒化學去除

9.4.2顆粒物理去除

9.5制程沉積膜前/后清洗

9.6制程光阻清洗

9.7晶片濕法刻蝕技術

9.7.1晶片濕法刻蝕過程原理

9.7.2硅濕法刻

9.7.3氧化硅濕法刻

9.7.4氮化硅濕法刻

9.7.5金屬濕法刻

9.8晶背/邊緣清洗和膜層去除

9.965nm和45nm以下濕法處理難點以及HKMG濕法應用

9.9.1柵極表面預處理

9.9.2疊層柵極: 選擇性刻蝕和清洗

9.9.3臨時polySi 去除

9.10濕法清洗機臺及其沖洗和干燥技術

9.10.1單片旋轉噴淋清洗機

9.10.2批旋轉噴淋清洗機

9.10.3批浸泡式清洗機

9.11污染清洗中的測量與表征

9.11.1顆粒量測

9.11.2金屬離子檢測

9.11.3四探針厚度測量

9.11.4橢圓偏光厚度測量

9.11.5其他度量

參考文獻

第10章超淺結技術

10.1簡介

10.2離子注入

10.3快速熱處理工藝

參考文獻

第11章化學機械平坦化

11.1引

11.2淺槽隔離拋光

11.2.1STI CMP的要求和演化

11.2.2氧化鈰研磨液的特點

11.2.3固定研磨粒拋光工藝

11.3銅拋光

11.3.1Cu CMP的過程和機理

11.3.2先進工藝對Cu CMP的挑戰

11.3.3Cu CMP產生的缺陷

11.4高k金屬柵拋光的挑戰

11.4.1CMP在高k金屬柵形成中的應用

11.4.2ILD0 CMP的方法及使用的研磨液

11.4.3Al CMP的方法及使用的研磨液

11.5GST拋光(GST CMP

11.5.1GST CMP的應用

11.5.2GST CMP的挑戰

11.6小結

參考文獻

第12章器件參數和工藝相關性

12.1MOS電性參數

12.2柵極氧化層制程對MOS電性參數的影響

12.3柵極制程對MOS電性參數的影響

12.4超淺結對MOS電性參數的影響

12.5金屬硅化物對MOS電性參數的影響

12.6多重連導線

第13章可制造性設計

13.1介紹

13.2DFM技術和工作流程

13.2.1光刻 DFM

13.2.2Metal1圖形的例子

13.3CMP DFM

13.4DFM展望

參考文獻

第14章半導體器件失效分析

14.1失效分析概論

14.1.1失效分析基本原則

14.1.2失效分析流程

14.2失效分析技術

14.2.1封裝器件的分析技術

14.2.2開封技術

14.2.3失效定位技術

14.2.4樣品制備技術

14.2.5微分析技術

14.2.6表面分析技術

14.3案例分析

參考文獻

第15章集成電路性介紹

15.1熱載流子效應 (HCI

15.1.1HCI的機理

15.1.2HCI 壽命模型

15.2負偏壓溫度不穩定性(NBTI

15.2.1NBTI機理

15.2.2NBTI模型

15.3經時介電層擊穿(TDDB

15.4電壓斜坡(Vramp)和電流斜坡(Jramp)測量技術

15.5氧化層擊穿壽命預測

15.6電遷移

15.7應力遷移

15.8集成電路性面臨的挑戰

15.9結論

第16章集成電路測量

16.1測量系統分析

16.1.1性和性

16.1.2測量系統的分辨力

16.1.3穩定分析

16.1.4位置分析

16.1.5變異分析

16.1.6量值的溯源、校準和檢定

16.2原子力顯微鏡

16.2.1儀器結構

16.2.2工作模式

16.3掃描電子顯微鏡

16.4橢圓偏振光譜儀

16.5統計過程控制

16.5.1統計控制圖

16.5.2過程能力指數

16.5.3統計過程控制在集成電路生產中的應用

參考文獻

第17章良率改善

17.1良率改善介紹

17.1.1關于良率的基礎知識

17.1.2失效機制

17.1.3良率學習體系

17.2用于良率提高的分析方法

17.2.1基本圖表在良率分析中的應用

17.2.2常用的分析方法

17.2.3系統化的良率分析方法

第18章測試工程

18.1測試硬件和程序

18.1.1測試硬件

18.1.2測試程序

18.1.3缺陷、失效和故障

18.2儲存器測試

18.2.1儲存器測試流程

18.2.2測試圖形

18.2.3故障模型

18.2.4冗余設計與激光修復

18.2.5儲存器可測性設計

18.2.6老化與測試

18.3IDDQ測試

18.3.1IDDQ測試和失效分析

18.3.2IDDQ測試與性

18.4數字邏輯測試

18.5可測性設計

18.5.1掃描測試

18.5.2內建自測試

參考文獻

第19章芯片封裝

19.1傳統的芯片封裝制造工藝

19.1.1減薄(Back Grind)

19.1.2貼膜(Wafer Mount)

19.1.3劃片(Wafer Saw)

19.1.4貼片(Die Attach

19.1.5銀膠烘焙(Epoxy Curing

19.1.6打線鍵合(Wire Bond

19.1.7塑封成型(壓模成型，Mold

19.1.8塑封后烘焙(Post MoldCuring)

19.1.9除渣及電鍍(Deflash andPlating)

19.1.10電鍍后烘焙(Post PlatingBaking)

19.1.11切筋整腳成型(Trim/From)

19.2大電流的功率器件需用鋁線鍵合工藝取代金線鍵合工藝

19.3QFN的封裝與傳統封裝的不同點

19.4銅線鍵合工藝取代金線工藝

19.5立體封裝(3D Package)形式簡介

19.5.1覆晶式封裝(FlipChip BGA)

19.5.2堆疊式封裝(Stack Multichip package)

19.5.3芯片覆晶式級封裝(WLCSP)

19.5.4芯片級堆疊式封裝(TSV package)

參考文獻